Descripción de la familia Virtex-5
Descripción general
La familia Virtex®-5 proporciona las más nuevas características más potentes del mercado de FPGA. Usando la segunda arquitectura columna-basada de la generación ASMBL™ (bloque modular del silicio avanzado), la familia Virtex-5 contiene cinco plataformas distintas (subfamilias), la mayoría de la opción ofrecida por cualquier familia de FPGA. Cada plataforma contiene un diverso ratio de características para dirigir las necesidades de una amplia variedad de diseños avanzados de la lógica. Además de la tela más avanzada, más de alto rendimiento de la lógica, del Virtex-5 FPGAs contener muchos bloques a nivel sistema duro-IP, incluyendo 36-Kbit el bloque potente RAM/FIFOs, de la segunda generación 25 x 18 rebanadas de DSP, tecnología de SelectIO™ con los bloques fuente-síncronos des control digital incorporados de la impedancia, del interfaz de ChipSync™, la función del monitor de sistema, las tejas aumentadas de la gestión del reloj con DCM integrado (encargados de reloj de Digitaces) y los generadores de reloj del fase-bloqueado-lazo (PLL), y las opciones de configuración avanzadas. Las características dependientes de la plataforma adicional incluyen los bloques seriales de alta velocidad poder-optimizados para la conectividad serial aumentada, bloques integrados obedientes de la punto final del PCI Express®, Ethernet MAC (medios reguladores del transmisor-receptor del tri modo del acceso), y el microprocesador de alto rendimiento de PowerPC® 440 integró bloques. Estas características permiten que los diseñadores avanzados de la lógica se incorporen los niveles más altos de funcionamiento y de función a sus sistemas FPGA-basados. Empleado una tecnología de proceso de cobre avanzada de 65 nanómetro, Virtex-5 FPGAs son una alternativa programable a la tecnología de encargo de ASIC. La mayoría de los diseños de sistemas avanzados requieren la fuerza programable de FPGAs. Oferta de Virtex-5 FPGAs la mejor solución para dirigir las necesidades de los diseñadores de alto rendimiento de la lógica, de los diseñadores de alto rendimiento de DSP, y de los diseñadores de sistemas integrados de alto rendimiento con la lógica sin precedente, DSP, difícilmente/microprocesador suave, y capacidades de la conectividad. Las plataformas de Virtex-5 LXT, de SXT, de TXT, y de FXT incluyen capacidad serial de alta velocidad avanzada de la capa de la conectividad y del vínculo/de la transacción
Resumen de las características de Virtex-5 FPGA
• Cinco plataformas LX, LXT, SXT, TXT, y FXT
− Virtex-5 LX: Usos generales de alto rendimiento de la lógica
− Virtex-5 LXT: Lógica de alto rendimiento con conectividad serial avanzada
− Virtex-5 SXT: Usos de alto rendimiento del tratamiento de señales con conectividad serial avanzada
− Virtex-5 TXT: Sistemas de alto rendimiento con conectividad serial avanzada de doble densidad
− Virtex-5 FXT: Sistemas integrados de alto rendimiento con conectividad serial avanzada
• Compatibilidad de la interplataforma
El − LXT, los dispositivos de SXT, y de FXT son huella compatible en el mismo paquete usando voltaje ajustable
reguladores
• La mayoría del avanzado, de alto rendimiento, óptimo-utilización, tela de FPGA
Tecnología real de la tabla de operaciones de búsqueda de 6 entradas del − (LUT)
Opción dual 5-LUT del −
Encaminamiento mejorada − del reducir-salto
opción distribuida 64-bit de RAM del −
Opción del − SRL32/Dual SRL16
• Sincronización potente de la teja de la gestión del reloj (CMT)
Bloques del encargado de reloj de Digitaces del − (DCM) para proteger del retraso, la síntesis de la frecuencia, y la fase cero del reloj
desplazamiento
Los bloques del − PLL para la entrada están inquietos el proteger del retraso, síntesis de filtración, cero de la frecuencia, y fase-hecho juego
división del reloj
• 36-Kbit bloque RAM/FIFOs
El − verdad los bloques de RAM del dual-puerto
El − aumentó lógica programable opcional del primero en entrar, primero en salir
− programable
- Anchuras verdaderas del dual-puerto hasta x36
- Anchuras simples del dual-puerto hasta x72
Conjunto de circuitos opcional incorporado de la error-corrección del −
El − programa opcionalmente cada bloque como dos bloques independientes 18-Kbit
• Tecnología paralela de alto rendimiento de SelectIO
− 1,2 a la operación de la entrada-salida 3.3V
interconexión Fuente-síncrona del − usando la tecnología de ChipSync™
Terminación activa de control digital de la impedancia del − (DCI)
Actividades bancarias de grano fino flexibles de la entrada-salida del −
Ayuda del interfaz de la memoria de alta velocidad del −
• Rebanadas avanzadas de DSP48E
− 25 x 18, el complemento de los two, multiplicación
Serpiente, restador, y acumulador opcionales del −
Cañería opcional del −
Función lógica opcional del − bitwise
Conexiones de cascada dedicadas del −
• Opciones de configuración flexible
− SPI e interfaz DE DESTELLO paralelo
ayuda del Multi-bitstream del − con lógica dedicada de la reconfiguración del retraso
Capacidad auto de la detección de la anchura del autobús del −
• Capacidad de la supervisión de sistema en todos los dispositivos
En-microprocesador del −/supervisión termal fuera de chip
En-microprocesador del −/supervisión fuera de chip de la fuente de alimentación
Acceso del − JTAG a todas las cantidades supervisadas
• Bloques integrados de la punto final para los diseños de PCI Express
Plataformas del − LXT, de SXT, de TXT, y de FXT
− obediente con la especificación baja 1,1 de PCI Express
ayuda del carril x1, x4, o x8 del − por bloque
Trabajos del − conjuntamente con los transmisores-receptores de RocketIO™
• Ethernet MAC del Tri modo 10/100/1000 Mb/s
Plataformas del − LXT, de SXT, de TXT, y de FXT
Los transmisores-receptores de RocketIO del − pueden ser utilizados como PHY o conectar con PHY externo usando mucho MII suave
Opciones (del medios interfaz independiente)
• Transmisores-receptores de RocketIO GTP 100 Mb/s a 3,75 Gb/s
− LXT y plataformas de SXT
• Transmisores-receptores de RocketIO GTX 150 Mb/s a 6,5 Gb/s
− TXT y plataformas de FXT
• PowerPC 440 microprocesadores
Plataforma del − FXT solamente
Arquitectura del RISC del −
tubería de la etapa del − 7
los escondrijos de la instrucción y de los datos del − 32-Kbyte incluyeron
Estructura optimizada − del interfaz del procesador (barra transversal)
• tecnología de proceso del cobre Cmos de 65 nanómetro
• voltaje de la base 1.0V
• Alto empaquetado del tirón-microprocesador de la señal-integridad disponible en opciones estándar o Pb-libres del paquete
Lógica de Virtex-5 FPGA
• Por término medio, uno a la mejora de dos velocidades del grado sobre los dispositivos Virtex-4
• Registros de cambio variables de 32 bits Cascadable o capacidad distribuida 64-bit de la memoria
• La arquitectura de encaminamiento superior con la encaminamiento diagonal aumentada apoya conectividad del bloque-a-bloque
con los saltos mínimos
• Hasta 330.000 células de la lógica incluyendo:
El − hasta 207.360 balanceos internos de la tela con el reloj permite (XC5VLX330)
− hasta 207.360 6 tablas de operaciones de búsqueda reales de la entrada (LUTs) con mayor de 13 millones de pedazos totales de LUT
Las salidas del − dos para el modo dual 5-LUT dan la utilización aumentada
Multiplexores de extensión de la lógica del − y registros de la entrada-salida
550 megaciclos de tecnología del reloj
• Hasta seis tejas de la gestión del reloj (CMTs)
El − por cada uno CMT contiene dos DCMs y un PLL-up a dieciocho generadores de reloj totales
− flexible DCM--PLL o PLL--DCM a la cascada
Deskew del reloj de la precisión del − y desplazamiento de fase
Síntesis flexible de la frecuencia del −
Modos de funcionamiento múltiples del − para facilitar decisiones de equilibrio del funcionamiento
Frecuencia máxima mejorada − de la entrada-salida
Resolución defasadora de grano fino del −
El − entró la filtración de la inquietud
Operación de baja potencia del −
Gama ancha del desplazamiento de fase del −
• Estructura de árbol del reloj diferenciado para la sincronización optimizada de la bajo-inquietud y el ciclo de trabajo exacto
• 32 redes globales del reloj
• Regional, entrada-salida, y relojes locales además de los relojes globales
Tecnología de SelectIO
• Hasta 1.200 usuario I/Os
• Amplia selección de estándares de la entrada-salida de 1.2V a 3.3V
• Extremadamente de alto rendimiento
− hasta 800 Mb/s HSTL y SSTL (en todo el I/Os de terminación única)
− hasta 1,25 Gb/s LVDS (en todos los pares diferenciados de la entrada-salida)
• En-microprocesador diferenciado verdadero de la terminación
• La misma captura del borde en la entrada y la salida I/Os
• Ayuda extensa del interfaz de la memoria
550 megaciclos integraron memoria del bloque
• Mbits hasta 16,4 de la memoria integrada del bloque
• bloques 36-Kbit con el modo dual opcional 18-Kbit
• Células verdaderas de RAM del dual-puerto
• Selección portuaria independiente de la anchura (x1 a x72)
− hasta el total x36 por el puerto para la operación portuaria dual verdadera
− hasta el total x72 por el puerto para la operación portuaria dual simple (un puerto y uno de la lectura escriben portuario)
Pedazos de la memoria del − más paridad/ayuda de la memoria del banda lateral para las anchuras x9, x18, x36, y x72
Configuraciones del − de 32K x 1 a 512 x 72 (8K x 4 a 512 x 72 para la operación del primero en entrar, primero en salir)
• Lógica de la ayuda de Multirate primero en entrar, primero en salir
Bandera llena y vacía del − con las banderas casi llenas y casi vacías completamente programables
• Ayuda síncrona del primero en entrar, primero en salir sin incertidumbre de la bandera
• Etapas opcionales de la tubería para un rendimiento más alto
• Byte-escriba la capacidad
• Encaminamiento dedicada de la cascada para formar 64K x 1 memoria sin usar la encaminamiento de FPGA
• ECC opcional integrado para los requisitos de memoria de la alto-confiabilidad
• Diseño especial del reducir-poder para la operación de 18 Kbit (y abajo)
Rebanadas de 550 megaciclos DSP48E
• multiplicación del complemento de 25 x 18 two
• Etapas opcionales de la tubería para el funcionamiento aumentado
• El acumulador mordido 48 opcionales para multiplicarse acumula la operación (MACC) con el acumulador opcional
cascada a 96 pedazos
• La serpiente integrada para complejo-multiplica o multiplicar-añade la operación
• Bitwise modos de operación lógica opcionales
• Registros de la independiente C por rebanada
• Completamente cascadable en una columna de DSP sin recursos de encaminamiento externos
