Chip CI Pll Freq Synth 20tssop del circuito integrado del reloj CDCE906PWG4
Sintetizador IC 167MHz 1 20-TSSOP (0,173", anchura de la frecuencia de PLL de 4.40m m)
Especificaciones de CDCE906PWG4
| TIPO |
DESCRIPCIÓN |
| Categoría |
Circuitos integrados (ICs) |
| Reloj/sincronización |
| Generadores de reloj, PLLs, sintetizadores de la frecuencia |
| Mfr |
Texas Instruments |
| Serie |
- |
| Paquete |
Tubo |
| Situación del producto |
Interrumpido en Digi-Key |
| Digi-Key programable |
Verificado |
| Tipo |
Sintetizador de la frecuencia de PLL |
| PLL |
Sí con puente |
| Entrada |
LVCMOS, cristal |
| Salida |
LVCMOS |
| Número de circuitos |
1 |
| Ratio - entrado: Salida |
1:06 |
| Diferenciado - entrado: Salida |
Sí/no |
| Frecuencia - máxima |
167MHz |
| Divisor/multiplicador |
Sí/sí |
| Voltaje - fuente |
3V ~ 3.6V |
| Temperatura de funcionamiento |
0°C ~ 70°C |
| Montaje del tipo |
Soporte superficial |
| Paquete/caso |
20-TSSOP (0,173", anchura de 4.40m m) |
| Paquete del dispositivo del proveedor |
20-TSSOP |
| Número bajo del producto |
CDCE906 |
Características de CDCE906PWG4
• El 3:6 PLL del alto rendimiento basó el sintetizador/el multiplicador/el divisor del reloj
• Frecuencias programables del usuario PLL
• EEPROM que programa sin la necesidad de aplicar alto voltaje programado
• En-circuito fácil que programa vía interfaz de los datos de SMBus
• El ratio ancho del divisor de PLL permite error de reloj de la salida de 0 PPM
• Genera el vídeo exacto (27 megaciclos o 54 megaciclos) y los relojes de sistema audios de frecuencias de muestreo múltiple (24,32, 44,1, 48,96 los kilociclos de fs=16,22.05,)
• Las entradas de reloj aceptan un LVCMOS cristalino o aSingle-terminado o una señal entrada diferenciada
• Acepta a Crystal Frequencies a partir de 8 megaciclos hasta 54 MHzAccepts LVCMOS o frecuencias entradas diferenciadas hasta 167 megaciclos
• Dos entradas de control programables [S0/S1, A0/A1] para las señales de control definidas por el usario
• Seis salidas de LVCMOS con frecuencias de la salida hasta 167 megaciclos
• Las salidas de LVCMOS se pueden programar para las señales complementarias
• Frecuencia a elección libre de la salida vía la matriz de transferencia programable de la salida [6x6] incluyendo el Poste-divisor 7-Bit para cada salida
• Los componentes del filtro de lazo de PLL integraron
• Inquietud baja del período (tipo 60 picosegundos)
• Las características separaron el espectro que registraba (SSC) para
• Baja del sistema EMI
• Modulación programable de SSC de la extensión de centro (el ±0.1%, el ±0.25%, y el ±0.4%) con un igual malo de la fase a la fase de la frecuencia No-modulada
• El plumón programable separó la modulación de SSC (el 1%, 1,5%, el 2%, y los 3%)
• Control programable de la Ciénaga-tarifa de la salida (SRC) para bajar el sistema EMl
• fuente de alimentación del dispositivo 3.3-V
• Gama de temperaturas comercial 0°C a 70C
• Equipo del desarrollo y de la programación para el diseño y la programación de EasyPLL (TI favorable-Clockm)
• Empaquetado en 20-Pin TSSOP
Usos de CDCE906PWG4
•La etapa de la salida del CDCE906 apoya todo el ajuste común de la salida, por ejemplo permite, inversión inhabilita, del bajo-estado y de la señal (desplazamiento de fase de 180 grados). Fomenta ofrece el control de la ciénaga-tarifa (0,6 ns a 3,3 ns) y el voltaje de fuente variable de la salida (2,3 V a 3,6 V).
Clasificaciones ambientales y de la exportación de CDCE906PWG4
| CUALIDAD |
DESCRIPCIÓN |
| Situación de RoHS |
ROHS3 obediente |
| Nivel de la sensibilidad de humedad (MSL) |
1 (ilimitado) |
| Situación del ALCANCE |
ALCANCE inafectado |
| ECCN |
EAR99 |
| HTSUS |
8542.39.0001 |
